时序与实现社区未闭环原帖 8 个回答 · 236 次浏览|器件：XC7VX690TFFG1157-2 / MIG 7series DDR3 IP（错误码：Constraints 18-4427, DRC RTSTAT-1, DRC RTSTAT-2）
一句话结论：警告提示覆盖了IP自带管脚位置约束，布线问题原因帖中未给出结论
出现Constraints 18-4427覆盖只读约束警告及DRC RTSTAT-1/RTSTAT-2未布线、部分布线报错
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008rCmOHSA0/%E5%A4%A7%E5%AE%B6%E5%A5%BDxc7vx690tffg11572%E8%
相关标签：XDC · DDR3 · MIG · Constraints
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