封装与引脚约束已闭环原帖 9 个回答 · 1.58K 次浏览|器件：Zybo / Zynq-7000 / Vivado
一句话结论：PS DDR引脚固定于Bank 502；PL MIG引脚需在GUI配置并由IP生成约束
顶层.xdc无DDR引脚约束，但设计正常工作且工具自动选对引脚和I/O标准
PS的DDR接口固定在I/O Bank 502的专用引脚上，由处理系统配置决定；PL中MIG的引脚分配非全自动，需在MIG GUI中选择bank/byte，XDC约束由IP自身生成
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpZorSAE/pin-assignments-for-ddr-memory
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