封装与引脚约束社区未闭环原帖 9 个回答 · 2.8K 次浏览|器件：Zynq UltraScale+ MPSoC / Aurora 8B10B（错误码：AVAL-326）
一句话结论：需为 IBUFDS_GTE4 设置有效 LOC，并注意参考时钟与 Quad 的距离限制
实现阶段报 DRC AVAL-326，IBUFDS_GTE4 缺少有效 LOC 约束
帖中未明确；有回答指出 Aurora 核置于 X0Y4、参考时钟置于 X0Y1，位置相距过远
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006VGj9USAT/loc-constraint-for-ibufdsgte4
相关标签：IBUFDS_GTE4 · LOC · Aurora · UltraScale+
就这个问题继续问 AI → ← 返回 AMD 社区问答速查