时序与实现已闭环原帖 9 个回答 · 565 次浏览|器件：Vivado / Zynq-7000 Zedboard / MIG
一句话结论：时序参数只能在MIG配置中设定并重新初始化，无法运行时动态修改
用户想动态修改tRCD、tRAS等DRAM时序参数以故意制造读错误，但找不到修改入口
这些时序参数在DRAM初始化序列中设定，之后不再改变；初始化由MIG中的初始化模块按MIG配置执行，只能通过修改MIG设置并重新初始化来改变
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007HjB8MSAV/customising-ddr-memory-controller-to-access-timi
相关标签：MIG · DDR · Zynq-7000 · timing
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