时序与实现已闭环原帖 9 个回答 · 329 次浏览|器件：xc7a200tfbg484-1，200MHz（错误码：TNS: -22.397ns）
一句话结论：综合时序为估算值，implementation后无时序问题
改IO引脚后综合报Intra-clock路径时序错误，TNS -22.397ns
综合阶段仅用估算的走线延迟，时序报告只是估计值，实际延迟需布线后确定
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006H9GxUSAV/changed-ios-on-a-working-code-reported-timing-is
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