时序与实现社区未闭环原帖 9 个回答 · 642 次浏览|器件：Zynq / MPSoC，redpitaya开源axi4_slave模块
一句话结论：问题根因未确定，需完整AXI波形进一步分析
连续两次写操作，0x1234未写入，两地址均写入0x5678，AWREADY为低时AWADDR变化
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007Ewct2SAB/axi%E6%97%B6%E5%BA%8F%E6%9C%89%E9%97%AE%E9%A2%98
相关标签：AXI · MPSoC · ILA · timing
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