PCIe / XDMA社区未闭环原帖 9 个回答 · 352 次浏览|器件：Vivado/Vitis 2024.2 / VPK120(MHP) / CPM_RP example design
一句话结论：疑似地址映射到PCIE0而非使能的PCIE1，改地址后link_up正常但配置空间读取仍异常，根因未定论
Vitis串口打印link is not up，读0xE1C显示Phy_link_up down，但逻辑分析仪显示link成功进入L0
帖中未明确；疑似example design映射到CPM5_DMA0_CSR(PCIE0)而非实际使能的PCIE1，改地址后link_up正常但配置空间读全0，最终原因未定论
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008vWS9PSAW/vpk120%E7%9A%84pcie-rc%E6%A8%A1%E5%BC%8Fvitis%E5
相关标签：PCIe · CPM · VPK120 · Vitis
就这个问题继续问 AI → ← 返回 AMD 社区问答速查