时序与实现社区未闭环原帖 9 个回答 · 144 次浏览|器件：XCVP1802-2M / Versal Soft DDR4 Memory Controller
一句话结论：问题待确认，尚无定论
目标2933 Mbps时部分Bank时序违例，示例设计仍有违例
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000doV920AE/versal-soft-ddr4-memory-controller-timing-closur
相关标签：Versal · DDR4 · Timing Closure · Soft Memory Controller
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