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Zynq FPGA 并行乘加时序负裕量如何解决

时序与实现已闭环原帖 9 个回答 · 596 次浏览|器件：Zedboard / Vivado 2018.3

一句话结论：加法插入6级流水线后负裕量消除，设计正常

现象

仿真单周期出结果，实现后出现巨大负时序裕量

根因

单周期内完成96个40位数相加不可行，需插入流水线寄存器

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpO6DSAU/timing-issues-with-parallel-multiplication-and-s

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相关标签：timing · DSP · pipeline · Zynq

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