时序与实现社区未闭环原帖 9 个回答 · 461 次浏览|器件：Xilinx pcie core / DMA
一句话结论：建议检查约束并用 TIG 忽略无关路径，根因未确认
小改动后时序随机失败，失败路径多在自身设计外
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpSk6SAE/timing-issue-in-small-project-fails-to-meet-timi
相关标签：timing · constraints · TIG · PCIe
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