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MIG示例设计中的TG打包成IP后仿真RID/BID为don't care

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 355 次浏览|器件：Vivado 2017.1 / UltraScale / MIG(DDR4)

一句话结论：官方建议改用IPI原生的AXI Traffic Generator，而非改造Example Design中的TG

现象

仿真时所有AXI接口的RID和BID显示don't care，AXI接口无事务发生

根因

帖中未明确；仅指出MIG Example Design是固定方案，不应以这种方式修改

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iI3s0SAC/simulation-problem-mig-ip-integrator

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相关标签：MIG · DDR4 · AXI · Vivado

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