时序与实现已闭环原帖 9 个回答 · 157 次浏览|器件:Vivado 2023.2 / Versal xcvp1702-vsva3340-2MHP-i-S
一句话结论:综合完成后重新生成时序报告即可正常显示结果
综合阶段运行report_timing_summary不返回任何数值
综合未完成并打开前结果未构建分析,OOC综合的IP尚未合并进顶层网表,完整约束未载入内存
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U000094QeMjSAK/reporttimingsummary-does-not-work-during-synthes
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