时序与实现已闭环原帖 9 个回答 · 385 次浏览|器件：Vivado
一句话结论：实现后布线修复了违例，综合后时序报告不能用于时序收敛分析
cycle_count的LUT被移到rx_buf块，综合后出现时序违例
综合阶段网表延迟不准确，综合后时序报告不可靠；跨层次逻辑被优化重组属综合默认行为
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007FSeR6SAL/register-control-logic-getting-split-across-mult
相关标签：synthesis · timing · flatten_hierarchy · implementation
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