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KU19P上PCIE4C布局与生成时钟约束告警如何解决

PCIe / XDMA社区未闭环原帖 9 个回答 · 500 次浏览|器件：Vivado2020.2 / KU19P-FFVJ1760-2LV-e（错误码：Shape Builder 18-1036; Constraints 18-851）

一句话结论：提问者最终仍能生成bitstream，但两个Critical Warning均未解决

现象

实现时出现PCIE site查找失败与自动派生时钟匹配失败的Critical Warning

根因

帖中未明确

可尝试的处理步骤

参考论坛帖子中关于Failed to find a valid PCIE LOC的解决方案
使用create_waiver -type DRC -id ADEF-911 -description {waive rule check}豁免错误
在Tcl Console中运行命令抑制Critical Warning

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpQTYSA2/pcie4c-placement-error-creategeneratedclock-erro

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相关标签：PCIe · Vivado · Constraints · Bitstream

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