fpga.love
EN App
知识库›AMD 社区问答速查›ZYNQ自定义AXI IP外部引脚无输出

ZYNQ自定义AXI IP外部引脚无输出

IP 打包与升级社区未闭环原帖 9 个回答 · 434 次浏览|器件:Vivado 2018.2 / Digilent Cora-Z0S

一句话结论:建议用ILA排查内部逻辑,根因尚未确定

现象

下载bitstream后所有物理引脚无输出,LED仅在assign直连时工作

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006iHpVHSA0/output-is-not-receive-on-physical-pins-in-zynq-b

相关资料

Vivado 2022.1 添加 IP 仓库时挂起修改源码后打包IP未反映更改怎么办?Vitis统一IDE 2023.2无法从含自定义IP的XSA构建裸机应用

相关标签:ZYNQ · AXI · ILA · Vivado

就这个问题继续问 AI → ← 返回 AMD 社区问答速查