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知识库›AMD 社区问答速查›Kintex UltraScale DDR4 SI仿真min slew rate

Kintex UltraScale DDR4 SI仿真min slew rate失败

时序与实现社区未闭环原帖 9 个回答 · 293 次浏览|器件：Kintex UltraScale / DDR4 2400MT/s / Siemens HyperLynx

一句话结论：仅AMD网站时序模型导致min slew rate失败，原因未定论

现象

用AMD网站时序模型做DQ读周期SI仿真min slew rate失败，用工具默认模型则通过

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00009348atSAA/kintex-ultrascale-ddr4-timing-model-for-si-simul

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相关标签：DDR4 · IBIS · SignalIntegrity · HyperLynx

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