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UltraScale+ MIPI D-PHY IP 实现报 BSCK-6 错误如何解决

Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 641 次浏览|器件：UltraScale+ / MIPI D-PHY IP（2-lane，shared logic in core，OOC）（错误码：BSCK-6）

一句话结论：官方仅给出排查悬空引脚的一般步骤，未给出确定根因

现象

实现阶段报 DRC BSCK-6，RIU_CLK 引脚需要时钟信号，不能悬空或固定

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHm4ySAC/implementation-issue-with-mipi-rx-dphy-on-ultras

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相关标签：MIPI D-PHY · BSCK-6 · UltraScale+ · DRC

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