时序与实现社区未闭环原帖 9 个回答 · 688 次浏览|器件：kc705 board, speed grade -2
一句话结论：帖中未给出明确解决方案，仅讨论不平衡BUFG的影响
PAR后因起止时钟路径延迟不平衡出现时序违例，修改后仍有时失败
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpgzbSAA/how-to-solve-timing-fail-with-different-clock-pa
相关标签：Vivado · timing · BUFG · clock
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