封装与引脚约束已闭环原帖 9 个回答 · 567 次浏览|器件：Vivado / MIG（错误码：DRC 23-20 (BIVC-1)）
一句话结论：在顶层XDC中为sys_rst端口添加IOSTANDARD约束可覆盖MIG IP XDC中的设置
MIG生成的sys_rst引脚为LVCMOS25，与同Bank的LVCMOS33信号冲突，生成bitstream报错
MIG IP的XDC文件将sys_rst约束为LVCMOS25，与Bank 13中testp[1]的LVCMOS33所需VCCO冲突
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0OaFSAV/how-to-adjust-iostandard-for-sysrst
相关标签：MIG · XDC · IOSTANDARD · DRC
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