封装与引脚约束社区未闭环原帖 7 个回答 · 381 次浏览|器件：Versal ACAP
一句话结论：DDR4控制器对引脚有严格要求以满足时序，建议参考评估板原理图
用户询问Versal ACAP连接DDR4时，地址、控制、数据信号能否随机分配到bank 700、701、702
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007K3BpRSAV/hellowhen-i-connect-a-ddr4-memory-to-the-versal-
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