时序与实现已闭环原帖 9 个回答 · 434 次浏览|器件：Vitis / Versal Edge TE0950（错误码：VPL_TCL 101-2）
一句话结论：给peripheral_aresetn端口挂接IP块可缓解该hold时序错误
Vitis中HW构建报时序错误，HW-emu成功，换vek280平台也成功
帖中未明确；提问者通过给psr IP的peripheral_aresetn端口添加一个IP块缓解了该错误
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008d0WMhSAM/error-vpltcl-1012-design-did-not-meet-timing-hol
相关标签：Vitis · Versal · timing · platform
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