封装与引脚约束已闭环原帖 9 个回答 · 660 次浏览|器件：Vivado / Artix-7（错误码：DRC 23-20）
一句话结论：修正IP参数使时钟不被优化掉后，综合、实现、比特流生成均正常完成
实现/生成比特流时报DRC 23-20，顶层端口被识别为单端而非差分
IBUFGDS未驱动任何负载，综合时时钟输入缓冲被优化掉，导致端口被识别为单端
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpbX6SAI/drc-2320-io-port-coreclkp-is-singleended-but-has
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：Vivado · IBUFGDS · DRC · LVDS
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