时序与实现社区未闭环原帖 9 个回答 · 413 次浏览|器件：ISE 14.7 / Virtex-5第三方板
一句话结论：帖中未给出最终解决结论，仅记录了调试过程。
MIG生成的DDR2代码内部出现负裕量时序错误，phy_init_done不置位，DDR2间歇性工作。
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpakKSAQ/clueless-about-eliminating-timing-errors-in-migg
相关标签：MIG · DDR2 · timing · ISE
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