ERROR: [Place 30-58]

IO布局不可行：未放置端子数超过可用站点数

实现 Place / Route / Opt / Timing 社区未闭环 Vivado 2019.1 / XC7Z020-3CLG400E

一句话结论：报错指向已删除的Dig_PWM[6]/[7]，根因未确认，需核查IO约束

现象

实现时报告Dig_PWM[6]、Dig_PWM[7]两个端子无可用站点，但约束文件中已无这两个端口

[Place 30-58] IO placement is infeasible. Number of unplaced terminals (2) is greater than number of available sites (0).

帖中未明确；回答推测与XDC中缺失或拼写错误的IO约束有关，另有回答指出报错中LVCMOS18与VCCO 1.8V的描述具有误导性

报错指向已删除的Dig_PWM[6]/[7]，根因未确认，需核查IO约束

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008Nnvh5SAB/when-i-try-to-implement-the-de…