ERROR: [Place 30-716]

DDR4参考时钟BUFGCE-MMCM布局次优报错如何解决

实现 Place / Route / Opt / Timing 已闭环 Vivado2022.2 / XCKU5PFFVB676

一句话结论：加CLOCK_DEDICATED_ROUTE约束或将参考时钟改为differential均可

现象

实现阶段报Place 30-716全局时钟引脚-BUFGCE-MMCM布局次优错误

帖中未明确；回答4称将DDR4 IP输入参考时钟由no buffer改为differential后问题似乎解决，回答5称differential模式自带CLOCK_DEDICATED_ROUTE属性

在XDC中加入set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets design_1_i/util_ds_buf_1/U0/xlnx_opt_]后重新实现
将DDR4 IP中的输入参考时钟从no buffer改为differential
或使用open_checkpoint ./opt.dcp后执行set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets design_1_i/ddr4_0/inst/u_ddr4_infrastructure/mmcm_clk_in]再place_design

加CLOCK_DEDICATED_ROUTE约束或将参考时钟改为differential均可

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001rW3v2KAC/vivado20222器件xcku5pffvb676使用dd…