ERROR: [DRC REQP-1946]

ILA 的 RAM 时钟未连接到有效信号

DRC 与约束 已闭环 原帖未注明器件/版本

现象

使用 ILA 时出现 DRC REQP-1946，提示 BRAM 的时钟接到 VCC/GROUND

报错原文

[DRC REQP-1946] RAMB18E2_CLKs_TIEOFF_invalid: The RAMB18E2 cell Init_Polyfit_6/init_ILA_polyfit_6/inst/ila_core_inst/ila_trace_memory_inst/SUBCORE_RAM_BLK_MEM_1.trace_block_memory/inst_blk_mem_gen/gnbram.gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[0].ram.r/prim_noinit.ram/DEVICE_8SERIES.NO_BMM_INFO.SDP.SIMPLE_PRIM18.ram has both CLKARDCLK and CLKBWRCLK connected to VCC and/or GROUND. The BRAM will not operate correctly unless at least one clock is connected to an ACTIVE signal.

根因

帖中未明确；提问者最终称设置了无效时钟

可尝试的处理步骤

• 从时钟源开始追踪时钟，查看它在何处停止，确认时钟未到达 ILA
• 设置有效时钟后问题解决

结论

为 ILA 提供有效时钟后该 DRC 报错解决

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