AXI 1G/2.5G Ethernet IP 实现 RGMII 时 DRC PLOD-1 报错
DRC 与约束 社区未闭环 Vivado / Vertex-7 XC7v585tffg1761-1 / AXI 1G/2.5G Ethernet subsystem / Marvel 88E1111
一句话结论:错误源于器件 RGMII 实现的 PCB 设计规则,帖中未给出具体解决方案
RGMII TX 引脚分配报 invalid placement site,DRC PLOD-1 提示 3.3V 标准连到 ODELAY 不可布线
帖中未明确(回答指向 AR 67641 说明与器件 RGMII 实现的 PCB 设计规则有关)
错误源于器件 RGMII 实现的 PCB 设计规则,帖中未给出具体解决方案
本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006ljLuDSAU/getting-error-while-implementi…