生成比特流时出现DRC REQP-188 RequiredPinsWEBWE_36错误
DRC 与约束 已闭环 Vivado 2018.3 / XC7Z010ICLG400-1L
一句话结论：用户代码中写使能向量被截断，属用户错误
综合与实现通过，生成比特流时报2个DRC REQP-188错误
[DRC REQP-188] RequiredPinsWEBWE_36: .../axi_bram_ctrl_0_bram/U0/inst_blk_mem_gen/gnbram.gnative_mem_map_bmg.native_mem_map_blk_mem_gen/valid.cstr/ramloop[1].ram.r/prim_noinit.ram/DEVICE_7SERIES.WITH_BMM_INFO.TRUE_DP.SIMPLE_PRIM36.TDP_SP36_NO_ECC_ATTR.ram: Port B write enable pins WEBWE[0:3] must be connected based on WRITE_WIDTH_B value 36.
源模块中变量定义不当，导致写使能向量被截断
用户代码中写使能向量被截断，属用户错误
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpSKFSA2/vivado-20183-error-drc-reqp188…