ERROR: [DRC PLIDC-8]

IDELAYCTRL 与 IODELAY 时钟区域冲突 DRC 报错

DRC 与约束 已闭环 Vivado 2017.4 / Vivado 2018.1

现象

级联 IDELAYE2 生成比特流时出现 DRC 报错，同一 Bank 的 IODELAY 组冲突且缺少 IDELAYCTRL。

根因

IODELAY_GROUP (MB_SUBSYSTEM_MIG_7SERIES_0_0_IODELAY_MIG0) 的 IDELAYCTRL 被锁定到与其 IODELAY 单元不同的时钟区域 (X1Y0)。

可尝试的处理步骤

• 将 IDELAYCTRL 锁定到正确的时钟区域 (X1Y2)
• 使用 test.tcl 在 Vivado 2018.1 中运行 placement

结论

将 IDELAYCTRL 锁定到与 IODELAY 单元一致的时钟区域后 placement 成功。

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