HD bank 中 IO 因含 iDelay 和 ISerDes 无法布局
DRC 与约束 社区未闭环 UltraScale+
一句话结论：HD bank 不支持 ISERDES 和 IDELAY，需参考 UG571 第 3 章表 3-1
在 PL bank 45 的 k12 引脚使用 LVCMOS33 作复位引脚时出现实现错误
DRC PLHDIO-6 Error IO terminal can be be LOCed in HDIO becouse the shape contains iDelay and ISerDes.
帖中未明确；回答推测在 UltraScale+ 器件的 HD bank 中使用了 IDELAY 和 ISERDES，而 HD bank 不支持这两者
HD bank 不支持 ISERDES 和 IDELAY，需参考 UG571 第 3 章表 3-1
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000094huR9SAI/drc-plhdio6-error-io-terminal-…