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知识库›Vivado 报错词典›DRC PLHDIO-3

ERROR: [DRC PLHDIO-3]

如何解决 DRC PLHDIO-3 错误

DRC 与约束已闭环 XCZU3EG-SFVC784-2I

一句话结论：改用 BUFGCE 并添加 CLOCK_DEDICATED_ROUTE 约束后 implementation 成功。

现象

XCZU3EG-SFVC784-2I 运行 implementation 时出现 DRC PLHDIO-3 错误，用户已在 FPGA 引脚(HDGC)到 MMCM 之间插入 BUFGCE_1。

根因

帖中未明确；回答指出 BUFGCE_1 不是原语，应使用 BUFGCE。

可尝试的处理步骤

将 BUFGCE_1 改为 BUFGCE
在 xdc 文件中添加 set_property CLOCK_DEDICATED_ROUTE ANY_CMT_COLUMN [get_nets u_z7_clk_management/ag2700_clk_rst/mmcm_clkin] 约束

结论

改用 BUFGCE 并添加 CLOCK_DEDICATED_ROUTE 约束后 implementation 成功。

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006VEoEhSAL/how-to-slove-the-drc-plhdio3-e…

同一工具下的相关错误码

DRC MDRV-1 多驱动网络导致的输出引脚错误 DRC PLOD-1 AXI 1G/2.5G Ethernet I DRC 23-20 Vivado 2015.1 中 GTH TX DRC RTSTAT-1 Kintex-UltraScale 上 10 UCIO 1 Vivado 中 DRC UCIO-1 未约 DRC PLIDC-4 IDELAYCTRL 与 IODELAY 时

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