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知识库›Vivado 报错词典›DRC PLCK-23

ERROR: [DRC PLCK-23]

时钟布局次优错误无法消除

DRC 与约束 社区未闭环 Vivado / xc7vx485t-ffg1761

一句话结论：时钟与MMCM需处于同一时钟区域，帖中问题最终未解决

现象

MicroBlaze设计中差分时钟与MMCM不在同一时钟区域，报DRC PLCK-23次优时钟布局错误

报错原文

[DRC PLCK-23] Clock Placer Checks: Sub-optimal placement for a clock-ca

根因

帖中未明确；回答指出MMCM与CCIO引脚不在同一时钟区域（条件b被违反）

可尝试的处理步骤

结论

时钟与MMCM需处于同一时钟区域，帖中问题最终未解决

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpk2VSAQ/suboptimal-clock-placement-err…

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