Place 30-1161：BUFG_GT_SYNC 与 BUFG_GT 无法同区域布局
DRC 与约束 社区未闭环 Vivado（版本未明确）
一句话结论：需提供 synth.dcp 进一步分析，并关注 DPLL 利用率超 100% 的问题
Place 阶段报错，BUFG_GT_SYNC 与 BUFG_GT 无法放置在同一时钟区域
ERROR: [Place 30-1161] Could not place all instances for rule!
帖中未明确；回答提到可能是老版本工具问题，并指出异步时钟路径未做合适处理、MMCM 参数可能为手动配置
需提供 synth.dcp 进一步分析，并关注 DPLL 利用率超 100% 的问题
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008VbRJaSAN/about-error-place-301161-could…