ERROR: [DRC PDRC-169]

2.5Gbps MIPI-DPHY RX IP 实现时报 DRC PDRC-169

DRC 与约束 已闭环 xczu7ev-ffvc1156-2-i

现象

生成比特流时报 PLL PFD 频率超出工作范围

报错原文

[DRC PDRC-169] PLL_adv_ClkFreqPFD_div_no_dclk: The computed value 50.000 MHz (CLKIN_PERIOD, net clk_200M) for the PFD operating frequency of the PLL site PLL_X1Y3

根因

ext_mmcm_clk_in 与 core_clk 都接 200MHz，PLL PFD 频率超出范围

可尝试的处理步骤

• core_clk 引脚给 200MHz
• MMCM_clk_in 引脚给一个高于 200MHz 的独立时钟
• 若仍报错则继续提高该时钟频率
• 也可选择 Internal MMCM 重新生成设计
• 将 MMCM_clk 改为 300MHz 后问题解决

结论

提高 ext_mmcm_clk_in 频率（如 300MHz）或改用 Internal MMCM 即可解决

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