ERROR: [DRC PDCY-5]

CARRY4 未连接输入的 DRC 报错

DRC 与约束 社区未闭环 Vivado 2016.2（另见 2017.1、2017.2）

现象

乘法器末级逻辑综合后 CARRY4 的 S 输入引脚未连接，触发 DRC 违例

报错原文

ERROR: [DRC 23-20] Rule violation (PDCY-4) CARRY4 unconnected input - CARRY input pin(s) wbbus/ppsck/mpyi/o_r_reg[63]_i_1/S[2], wbbus/ppsck/mpyi/o_r_reg[63]_i_1/S[1], wbbus/ppsck/mpyi/o_r_reg[63]_i_1/S[0] are unconnected. These pins must be connected to a signal or tied to VCC or GND whe

根因

帖中未明确；有回答称改写条件表达式逻辑或拆分模块后报错消失

可尝试的处理步骤

• 删除项目中的 xilinx 目录及所有 Xilinx 相关文件后从零重建项目
• 将出问题的逻辑拆分为单独模块
• 将条件表达式改写为等价的反向形式（如 '0' when ... else '1' 改为 '1' when ... else '0'）

结论

根因未明确，可通过重建项目、拆分模块或改写条件逻辑规避

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