ERROR: [DRC PDCY-1]

write_bitstream 前 DRC 报 CARRY8_DI0_CI 错误

DRC 与约束 社区未闭环 Vivado 2018.1 / Protocompiler 2018.9

现象

最后一步 DRC 报 CARRY8 的 DI[0] 与 CI 由同一逻辑网络驱动

报错原文

ERROR: [DRC PDCY-1] CARRY8_DI0_CI: u_ddr_sub/u_xmpev2/u_xmpev2_mst/u_cdma_rdma/genblk1.u_cdma_rdma_addr/un32_dma_axi_xsize_cry_3: The CARRY8 DI[0] and CI input pins must not be driven by the same logical net via the AX site pin for correct timing.

根因

帖中未明确；回答指出器件限制真实存在，需修改网表避免该连接场景

可尝试的处理步骤

• 对比 Protocompiler 2018.3 与 2018.9 的综合结果，确认综合工具是否对 CARRY8 的 DI[0] 和 CI 引脚产生不同连接
• 参考 AR 63963
• 向 Synopsys 反映该问题

结论

属器件真实限制，需修改网表规避该连接，并向综合工具厂商反馈

同一工具下的相关错误码