DFX 布局时出现 DRC HDPR-87 错误
DRC 与约束 已闭环 Vivado 2020.2 / Ultrascale+
一句话结论：改为逐引脚连接可规避该 DRC，或让时钟只用一个 RP 边界端口
Ultrascale+ DFX 流程中，动态区模块 place_design 报时钟网络多输出端口错误
ERROR: [DRC HDPR-87] Clock net with multiple output ports inside the reconfigurable module: Clock net 'design_bd_i/PartialReconfig/eth_1g_pcs_pma/gig_ethernet_pcs_pma_0/U0/core_clocking_i/userclk2' with driver instance 'design_bd_i/PartialReconfig/eth_1g_pcs_pma/gig_ethernet_pcs_pma_0/U0/core_clocking_i/usrclk2_bufg_inst' dri
RM 内起始的时钟跨越 RP 边界时使用了两个 RP 端口；时钟分叉应在静态区完成
改为逐引脚连接可规避该 DRC，或让时钟只用一个 RP 边界端口
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005uBDUVSA4/error-drc-hdpr87-during-placed…