Tandem PCIe 与 10G 以太网子系统集成后综合失败
DRC 与约束 社区未闭环 Alveo U50DD
一句话结论：帖中未给出解决方案，仅请求 pblock 额外设置建议
集成 10G/25G Ethernet 子系统后综合报 DRC HDPR-29，GT 单元被放在 update_region 之外
ERROR: [DRC HDPR-29] PR reconfigurable logic illegally placed: Reconfigurable logic 'u50_app_i/EthTop/EthQsfp0/inst/i_x10GbE_gt/inst/gen_gtwizard_gtye4_top.x10GbE_gt_gtwizard_gtye4_inst/gen_gtwizard_gtye4.gen_channel_container[24].gen_enabled_channel.gtye4_channel_wrapper_inst/channel_inst/gtye4_channel_gen.gen_gtye4_channel_inst[0].GTYE4_CHANNEL_PRIM_INST' is placed at site 'GTYE4_CHANNEL_X0Y7' outside reconfigurable Pblock 'update_region'.
帖中未明确；报错指出该 GT 单元上的 LOC = GTYE4_CHANNEL_X0Y7 约束使其落在可重配置 Pblock 'update_region' 之外
帖中未给出解决方案，仅请求 pblock 额外设置建议
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpMuPSAU/design-using-tandem-pcie-with-…