Firesim 自定义设计生成比特流时出现 CASC-29 DRC 错误
DRC 与约束 社区未闭环 VCU118 / Firesim / Vivado
一句话结论：级联 RAMB36E2 的 CASCADE_ORDER 属性配置不正确，需检查该存储器的实例化或推断来源
Firesim 自定义设计综合后生成比特流失败，报 RAMB36E2 级联顺序配置错误
ERROR: [DRC CASC-29] CASCADE_ORDER: The RAMB36E2 cell partition_wrapper/partition/firesim_top/top/CPUManagedStreamEngine_0/TRACERVBRIDGEMODULE_0_to_cpu_stream_outgoingQueue/fq/ram_reg_bram_23 is cascaded in series to expand the RAMB depth.
帖中未明确；用户推测其修改 tracerv 模块增加了 BRAM 需求，导致级联 RAMB 的 CASCADE_ORDER 配置不正确
级联 RAMB36E2 的 CASCADE_ORDER 属性配置不正确，需检查该存储器的实例化或推断来源
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U0000889yKsSAI/i-am-trying-to-generate-bitstr…