VP1902 布线出现 BUFG-MBUFG 时钟区域限制 DRC
DRC 与约束 已闭环 Vivado 2024.2 / VP1902
一句话结论：将多余的 fabric 驱动 BUFG 通过 CLOCK_REGION 属性移至相邻时钟区域即可解决
VP1902 布局布线时报 DRC BFGCNR-3，同一时钟区域内有两个由 fabric 驱动的时钟
[DRC BFGCNR-3] BUFG-MBUFG_routing_restricted: xxx/yyy/zzz, and xxx/aaa/bbb are driven by xxx/yyy/ttt and xxx/ccc/ddd (fabric) in the clock region(s) S0X11Y0. Only one driver is allowed in each CLOCK_REGION. Resolution: Reassign Global clock buffers driven by fabric to different CLOCK_REGION.
角落时钟区域（corner clock region）存在时钟限制：每个时钟区域只允许一个由 fabric 驱动的时钟，而设计中该区域有两个由 LUT3/LUT6 驱动的时钟
将多余的 fabric 驱动 BUFG 通过 CLOCK_REGION 属性移至相邻时钟区域即可解决
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00000uErDzKAK/when-i-use-vivado-20242-to-do-…