ERROR: [DRC AVAL-46]

Artix-7 MIG 时钟配置导致实现失败

DRC 与约束 已闭环 Vivado / Artix-7 / Arty A7-35T

现象

MIG 的 MMCM 计算 FVCO 为 266.667 MHz，超出器件允许范围，实现失败

报错原文

[DRC AVAL-46] v7v8_mmcm_fvco_rule1: The current computed target frequency, FVCO, is out of range for cell

根因

未按板卡规格为 MIG 的 sys_clk_i 提供 166.6667 MHz 时钟，导致 MMCM 的 FVCO 计算值超出范围

可尝试的处理步骤

• 将 Clocking Wizard 改为输出 3 个时钟：100-120 MHz 给 Microblaze、166.6667 MHz 给 MIG 的 sys_clk_i、200 MHz 给 MIG 的 ref_clk_i
• 重新实现并生成比特流，导出到 Vitis，对 0x80000000 处的 DDR 进行读写验证

结论

按板卡规格为 MIG 提供正确的 sys_clk_i 与 ref_clk_i 时钟后设计可实现

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