ERROR: [DRC AVAL-245]

Vivado 2018.3 生成比特流时出现 DRC AVAL-245 错误

DRC 与约束 社区未闭环 Vivado 2018.3

现象

2018.3 生成比特流阶段报 DRC AVAL-245，异步 FIFO 被当作同钟 FIFO 使用

报错原文

ERROR: [DRC AVAL-245] Independent_clock_check: The RAMB36E2 cell */../..//U_DP_RAM36x2K_C/U0/inst_blk_mem_gen/gnbram.gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[1].ram.r/prim_noinit.ram/DEVICE_8SERIES.NO_BMM_INFO.TRUE_DP.SIMPLE_PRIM36.ram has CLOCK_DOMAINS=INDEPENDENT. However the two clock pins, CLKARDCLK and CLKBWRCLK, are driven by the same driver. The expected property value for CLOCK_DOMAINS for this clocking connectivity is COMMON. Improperly setting this attribute can impact simulation

根因

RAMB36E2 的 CLOCK_DOMAINS 属性为 INDEPENDENT，但 CLKARDCLK 与 CLKBWRCLK 由同一驱动源驱动，属性与实际时钟连接不符

可尝试的处理步骤

• 打开综合后或实现后的设计，用 show_objects 查找报错信息中提到的 cell
• 点击 RAMB36E2 cell 检查其属性，确认 CLOCK_DOMAINS=INDEPENDENT
• 检查 CLKARDCLK 和 CLKBWRCLK 两个时钟引脚是否由同一驱动源驱动
• 若由同一驱动源驱动，则在 cell 属性中将 CLOCK_DOMAINS 改为 COMMON
• 对比通过版本与失败版本的原理图和 cell 属性，检查 2018.3 中的优化消息
• 在综合后阶段对报错 cell 执行 set_property CLOCK_DOMAINS COMMON [get_cells xx/xxx/]
• 右键点击报错信息将其抑制
• 运行 report_drc 并加入 bitstream DRC ruledeck 进行检查

结论

该 DRC 由时钟域属性与实际连接不符引起，可在综合后阶段将 CLOCK_DOMAINS 设为 COMMON 解决

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