UltraScale 部分重配置 route_design 因缺少 PartPin LOC 失败
DRC 与约束 社区未闭环 UltraScale / Vivado
一句话结论：需按 AR64514 与 UG909 为静态与可重配置逻辑间的边界路由添加 PartPin LOC 约束
部分重配置流程中 route_design 报边界网络缺少 PartPin LOC 错误
ERROR: [Constraints 18-4430] On the boundary net nand_phy_topx_wrapper_inst/dp_clk, the routing branch between node INT_X10Y17/CTRL_E_B5 and node XIPHY_L_X32Y60/CLK_BUFGCE_131_CLK_OUT does not contain PartPin LOC.
帖中未明确
需按 AR64514 与 UG909 为静态与可重配置逻辑间的边界路由添加 PartPin LOC 约束
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpb6mSAA/ultrascale-partial-reconfigura…