KR260 工程无法实现：无法在非时序器件上运行时序
IP 与 Block Design 已闭环 KR260 / Vivado 2023.1
一句话结论：补装 SoCs device 后可正常生成 bitstream
Generate Bitstream 时 Design Initialization 报 critical warning，Opt Design 报 error
[Device 21-2168] Failed to load clock programmable delays in NTD flow
帖中未明确；安装 SoCs device 后问题解决
补装 SoCs device 后可正常生成 bitstream
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007LBZdUSAX/cannot-implement-a-kr260-proje…