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知识库›Vivado 报错词典›Common 17-39

ERROR: [Common 17-39]

Vitis 导入 SDK 双核工程失败

IP 与 Block Design 社区未闭环 Vitis 2019.2.x / SDK 2017.4、2018.3、2019.1.3

一句话结论：升级 dsps 驱动可解决 SDK 2019.1.3 导入，但 Vitis 2019.2.1 导入仍报 Common 17-39

现象

导入 SDK 工程到 Vitis 时报错，工程文件夹为空，仅 fsbl 导入成功

报错原文

10:00:55 ERROR : [Common 17-39] 'hsi::open_sw_design' failed due to earlier errors.

根因

帖中未明确；SDK 2019.1.x 曾提示 sdps driver v3.3 不可用，升级 dsps 到 v3.6 后 SDK 2019.1.3 可正常导入，但 Vitis 2019.2.1 仍报原错误

可尝试的处理步骤

按 UG1400 及迁移指南执行 SDK 到 Vitis 的导入步骤
分别从 SDK 2017.4 和 2018.3 导出后导入，结果相同
分别指向 SDK workspace 文件夹和 archive zip 导入，结果相同
尝试相对链接 C 文件与复制 C 文件到 workspace 两种工程，结果相同
将 2018.3 工程升级到 2019.1.3，打开 workspace 时 SDK 报错
在 Vivado/SDK 2018.3 中将 dsps 驱动升级到 v3.6 后，工程可导入 SDK 2019.1.3
将 SDK 2019.1.x 工程导入 Vitis 2019.2.1，再次出现原错误

结论

升级 dsps 驱动可解决 SDK 2019.1.3 导入，但 Vitis 2019.2.1 导入仍报 Common 17-39

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007IPdvYSAT/vitis-importing-sdk-dual-core-…

同一工具下的相关错误码

Common 17-1548 z7035 pcie_7x tandem p Common 17-55 SU35P BANK47 DDR4与MIPI BD 41-237 AXI Interconnect 报 AWU BD 41-2168 Vivado 2018.3 中 AXI Et BD 41-6 MIG 的 blockdesign 复制导入 Common 17-165 生成比特流时报Common 17-165错误

社区真实案例 3 条

Vitis生成设备树报hsi::generate_bsp失败

问题未解决，需完整日志进一步排查

XC7VX690T JTAG下载bit不稳定如何排查

疑似SI/PI问题，需从电源纹波和JTAG信号质量入手排查

自定义IP创建报错ipx::infer_core失败

帖中未给出根因，仅收集日志与源文件

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