综合阶段报错 Common 17-36 无法写入文件
IP 与 Block Design 社区未闭环 Vivado 2024.1 / ZCU111 Zynq Ultrascale+
一句话结论:改名 reg 为临时规避方法,根因待厂商确认
综合与实现阶段报错无法写入 eg _rda.json,提示 Invalid argument
[Common 17-36] Cannot write file [C:/Users/Shcheblykin/project_2/project_2.runs/synth_1/.Xil/Vivado-6916-ISCN5CG3212171/dcp0/eg _rda.json]: Invalid argument
帖中未明确;版主怀疑模块名 reg 可能是所写文件中的保留字,并已上报工厂
改名 reg 为临时规避方法,根因待厂商确认
本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D5KZ00000ehOpm0AE/common-1736-error-on-synthesis…