fpga.love

EN App

知识库›Vivado 报错词典›Common 17-14

ERROR: [Common 17-14]

Router failed to resolve global congestion

IP 与 Block Design 社区未闭环 Vivado 2018.2 / vu440

一句话结论：布线全局拥塞，帖中建议 RQS、关闭 LUT 合并及 pblock floorplan 排查

现象

vu440 设计 LUT 利用率约 74%，布线阶段报全局拥塞错误

报错原文

ERROR: [Route 35-368] Router failed to resolve global congestion

根因

帖中未明确

可尝试的处理步骤

运行 RQS 流程
参考 UG949 中 Addressing Congestion 章节
尝试关闭 LUT combining（-no_lc），但导致资源需求达 106%
基于 pblock 做初始 floorplan
使用 report_design_analysis、report_utilization、report_high_fanout_nets 及 xilinx::designutils::report_failfast 进行调试

结论

布线全局拥塞，帖中建议 RQS、关闭 LUT 合并及 pblock floorplan 排查

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpMLySAM/error-route-35368-router-faile…

同一工具下的相关错误码

Common 17-39 Vitis 导入 SDK 双核工程失败 Common 17-1548 z7035 pcie_7x tandem p Common 17-55 SU35P BANK47 DDR4与MIPI BD 41-237 AXI Interconnect 报 AWU BD 41-2168 Vivado 2018.3 中 AXI Et BD 41-6 MIG 的 blockdesign 复制导入

就这个报错继续问 AI → ← 返回 Vivado 报错词典