ERROR: [BD 41-737]

write_bd_tcl 生成的脚本导致 FREQ_HZ 不匹配

IP 与 Block Design 社区未闭环 Vivado 2021.2

现象

重跑 write_bd_tcl 脚本后 BD 校验报 FREQ_HZ 不匹配，RFDC 接口为 100MHz 而外部接口为 15.625MHz

报错原文

Error [BD 41-237] Bus Interface property FREQ_HZ does not match between /m00_axis_0(15625000) and /rf_dc/m00_axis(100000000)

根因

帖中未明确；回答2称从 block diagram 引出的 slave AXI 生成 Tcl 时取不到所连频率而默认 100MHz，回答3称 RFDC 的 FREQ_HZ 为只读无法直接设置

可尝试的处理步骤

• 用 write_bd_tcl 在旧工程生成 block design 的 tcl 脚本
• 在新工程中 source 该脚本重建 block design
• 尝试 set_property CONFIG.FREQ_HZ 15625000 [get_bd_intf_pins rf_dc/m00_axis] 报 BD 41-737 只读

结论

write_bd_tcl 脚本未正确设置 RFDC 总线频率属性，导致校验失败

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