Zynq 多 VDMA 地址空间重叠报错
IP 与 Block Design 已闭环 Vivado 2017.2 / Zynq
一句话结论：取消映射未用地址空间后通过 DRC
三个 VDMA 经 ACP/HP0 映射到同一 1G 地址空间，验证报重叠错误
ERROR: [BD 41-971] Segment <...> mapped into <...> at 0x00000000[ 1G ] overlaps with
帖中未明确
取消映射未用地址空间后通过 DRC
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHul3SAC/zynq-3x-vdma-acp-and-hp0-error…