Versal VCK190 导出平台时 AXI 端口报错
IP 与 Block Design 已闭环 Versal VCK190 / Vivado / Vitis
一句话结论:该流程不受支持,应在初始平台中添加 broadcaster 并用 v++ link 连接
在 Vivado 中修改从 Vitis 导出的硬件工程 RTL,导出 .XSA 时报错
[BD 41-2184] Invalid PFM AXI_PORT M03_AXI set on instance /icn_ctrl.
帖中未明确;回答指出不支持将平台重新导入 Vivado 修改,预期流程为 Vivado -> Vitis -> Output
该流程不受支持,应在初始平台中添加 broadcaster 并用 v++ link 连接
本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00007Bs6pNSAR/versal-vck190-export-platform-…