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知识库›Vivado 报错词典›BD 41-2184

ERROR: [BD 41-2184]

Versal VCK190 导出平台时 AXI 端口报错

IP 与 Block Design 已闭环 Versal VCK190 / Vivado / Vitis

一句话结论:该流程不受支持,应在初始平台中添加 broadcaster 并用 v++ link 连接

现象

在 Vivado 中修改从 Vitis 导出的硬件工程 RTL,导出 .XSA 时报错

报错原文

[BD 41-2184] Invalid PFM AXI_PORT M03_AXI set on instance /icn_ctrl.

根因

帖中未明确;回答指出不支持将平台重新导入 Vivado 修改,预期流程为 Vivado -> Vitis -> Output

可尝试的处理步骤

结论

该流程不受支持,应在初始平台中添加 broadcaster 并用 v++ link 连接

本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00007Bs6pNSAR/versal-vck190-export-platform-…

同一工具下的相关错误码

Common 17-39 Vitis 导入 SDK 双核工程失败Common 17-1548 DDR4 DRAM IP 开发中 dbg_hCommon 17-55 旧版BIST示例设计在Vivado 2021BD 41-237 write_bd_tcl 生成的脚本导致 FBD 41-2168 运行连接自动化时报Common 17-161BD 41-6 MIG 的 blockdesign 复制导入
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